シリコンインターポーザーとは　露光3.3回分まで広がったシリコンの中継板

シリコンインターポーザーは、複数のチップを横に並べ、チップどうしを細かい配線で結ぶためのシリコンの板です。パッケージ基板の配線では通せない本数の線を、チップのすぐ下に引けます。AI向けのGPUとHBMをつなぐTSMCの「CoWoS-S」が代表例です。

ウエハーに穴を開け、配線を重ねる

レゾナックが2026年1月に公開した解説によると、作り方は次の順です。シリコンのウエハーにCVDで絶縁の膜を付け、エッチングで縦の穴を開けて銅めっきで埋めます。これがTSV（シリコン貫通電極）です。表と裏に再配線層を作り、裏面を薄く削ってTSVの先を出します。最後に上面に、マイクロバンプ用の小さな電極を並べます。

この板にロジックのチップやHBMをフリップチップで載せ、すき間をアンダーフィルで埋めます。板ごと有機のパッケージ基板に載せれば、CoWoSの形になります。

露光1回分の大きさを超えて広がる

半導体の露光装置が1回で焼ける範囲（レチクル）は約830mm2です。インターポーザーはこの範囲を何回分も継ぎ足して作ります。TSMCの技術の説明では、2012年の米ザイリンクスのFPGA（7V2000T）が、この方式を使った最初の顧客の製品として載っています。

TSMCのCoWoSの大きさの推移（会社の発表から）

時期	中身	大きさ
2019年	7nmのGPU、HBM2を4個	レチクル1倍
2023年量産	CoWoS-S（シリコンインターポーザー）	最大3.3倍
2026年4月時点	CoWoSを生産中	5.5倍
2027年量産予定	HBMを12個以上	9.5倍
2028年生産予定	演算チップ約10個とHBM20個	14倍

3.3倍は約2,740mm2に当たります（計算）。TSMCは、3.3倍を超える大きさでは、小さなシリコンの配線片（LSI）を並べ直したCoWoS-Lに切り替えるとしており、その初代は2024年に量産に入りました。

大きくなるほど、ウエハー1枚から取れる数が減る

丸いウエハーから大きな四角を切り出すと、1枚から取れる数が減ります。レゾナックは、インターポーザーの大型化にともない、シリコンから有機材料のインターポーザーへの移行が進んでいると説明しています。同社が2025年9月に立ち上げた27社の共同の開発の枠組み「JOINT3」は、515×510mmの四角いパネルで有機インターポーザーを作る試作ラインを2026年に動かす計画です。

TSMCは2026年11月10日の取締役会で、先端パッケージを含む生産能力の増強などに約409億ドルの予算を承認しました。先端パッケージ分の金額は分けて示していません。

関連する用語

• 有機インターポーザー：シリコンの代わりに樹脂の絶縁材と銅配線で作る中継の板。
• 2.5次元実装：インターポーザーの上にチップを横に並べる実装。
• TSV：シリコンを上下に貫く銅の電極。HBMの積み重ねにも使います。