2.5次元実装とは　TSMCは2028年に露光14回分の大きさへ

2.5次元実装は、複数のチップを1つのパッケージの中で横に並べ、チップの下に敷いた中継の板を通してつなぐ方式です。チップを縦に重ねる3次元実装と、1枚の基板にチップを載せる普通の実装の中間にあたるため、「2.5次元」と呼ばれます。

下に敷く板で方式が分かれる

チップどうしをつなぐ線は、パッケージ基板の配線よりずっと細く、本数も多くなります。その細い線をどこに引くかで、方式が分かれます。

主な2.5次元実装の方式（各社の発表から）

方式	チップの下に敷くもの	量産の時期
TSMC CoWoS-S	シリコンインターポーザー（最大で露光3.3回分）	2023年に3.3倍品
TSMC CoWoS-L	小さなシリコンの配線片（LSI）を並べ直した板	2024年に第1世代
インテル EMIB	基板に埋め込んだ小さなシリコンの橋	ファウンドリーの顧客にも提供

CoWoS-Sは、チップより大きなシリコンの板を丸ごと敷きます。CoWoS-LやEMIBは、チップとチップの境目の下にだけ小さなシリコンを置きます。シリコンの使う量を減らせるため、大きなパッケージを作りやすくなります。露光1回分の面積は約830mm2なので、3.3倍は約2,740mm2です（計算）。

AI向けGPUで標準の形に

AI向けのGPUは、計算のチップのすぐ横にHBMを置き、たくさんの線でつなぎます。TSMCは2023年の事業の概要で、CoWoSを2.5次元の代表的な技術と呼び、2022年の終わりの生成AIの登場で需要がさらに高まったと説明しました。

パッケージは年々大きくなっています。TSMCの発表では、2026年4月時点で露光5.5回分の大きさのCoWoSを生産しています。2027年には9.5回分でHBMを12個以上、2028年には14回分で大きな演算のチップ約10個とHBM20個を載せる計画です。さらに、ウエハー全体を1つの部品にする「SoW-X」を、露光40回分の大きさで2029年に出すとしています。

インテルは2025年4月、HBMの次の世代に向けた「EMIB-T」を発表しました。最先端の製造技術のチップを縦に重ねるFoveros Directと、横につなぐEMIBを組み合わせる形も示しています。

関連する用語

• シリコンインターポーザー：CoWoS-Sで使う、シリコン製の中継の板。
• 3次元実装：チップを縦に重ねる方式。TSMCのSoIC、インテルのFoverosなど。
• HBM：DRAMを縦に積んだメモリー。2.5次元実装でGPUの横に置きます。

TSMCの2026年10〜12月期の決算発表は、例年1月中旬です。