微細化の限界とは　トランジスタを小さくするほど増える4つの壁と、各社の乗り越え方

微細化は、トランジスタと配線を小さくして、同じ面積により多くの回路を入れる技術です。半導体は数十年、この方法で速く、安く、省電力になってきました。しかし寸法が原子の大きさに近づくにつれ、小さくするだけでは性能が上がらない、あるいは費用が見合わない場面が増えています。これをまとめて微細化の限界と呼びます。

4つの壁

微細化の主な壁と対策

壁	何が起きるか	主な対策
電流の漏れ	切ったはずのトランジスタに電流が流れ、電圧を下げにくい	FinFET、GAA（ゲートで四方を囲む）
配線の抵抗	細い配線ほど抵抗が上がり、信号が遅れる	電源の配線をウエハーの裏に回す、配線の材料を変える
露光の細かさ	光で写せる模様の細かさに上限がある	EUV、High-NA EUV、複数回の露光
伸びの鈍化と費用	世代ごとの密度や電力の改善が小さくなり、装置と工程が高くなる	チップを分けて1つに包む先端のパッケージ

漏れる電流と配線

1974年にIBMのデナードらが示した縮小の規則は、寸法と電圧を同じ割合で下げれば、面積あたりの電力は変わらないというものでした。同じ論文は、トランジスタが切れる直前の電流の流れ方は望むようには縮まないと指摘していました。電圧を下げると漏れが増えるため、電圧はある所で下げ止まり、面積あたりの電力が上がるようになりました。各社は、ゲートで通り道を3方向から囲むFinFET、4方向から囲むGAAへと形を変えて、漏れを抑えています。

配線も壁になります。同じ論文は、配線の断面積はκ²分の1、長さはκ分の1になるため、抵抗はκ倍に上がるとしています。TSMCは、2nmの次のA16で、電源の配線をウエハーの裏側に回す技術を加えます。

露光と伸びの鈍化

回路の模様を写す露光装置では、オランダのASMLの今のEUV装置（NAが0.33）の解像度が13nm、次の世代のHigh-NA EUV装置（NAが0.55）が8nmです。ASMLの2026年7〜9月期の売上は116億6,200万ユーロで、10〜12月期の研究開発費は約12億ユーロの見通しです。

世代ごとの伸びも小さくなっています。TSMCの公表値では、N7はN16と比べて論理回路の密度が3倍、同じ速さでの電力が55%減でした。N2PはN3Eと比べて密度が1.2倍、電力が36%減です。2028年に量産するA14は、N2と比べて密度が20%超増、電力が最大30%減としています。

TSMCの世代ごとの改善（会社の公表値）

世代	比べる相手	論理回路の密度	電力（同じ速さ）
N7	N16	3倍	55%減
N2P	N3E	1.2倍	36%減
A14	N2	20%超増	最大30%減

その先の形

imecは2025年6月11日、トランジスタの形の道筋を示しました。2nm相当から使い始めたGAAのナノシートを少なくともA10の世代まで伸ばし、その間をつなぐ「フォークシート」を経て、nMOSとpMOSを上下に重ねるCFETはA7の世代から量産が見込めるとしています。CFETは工程が大きく複雑になるためです。標準の回路の高さは、A14のナノシートで115nm、A10のフォークシートで90nmと示しています。

関連する用語

• デナード則：寸法と電圧を同じ割合で縮める規則。電圧が下げられなくなって崩れた。
• プロセスノード：製造の世代の呼び名。数字は実際の寸法を指さない。
• EUV露光：波長13.5nmの光で回路を写す技術。

ASMLは、2026年通年の売上を440億〜450億ユーロと見込んでいます。