3次元実装とは　HBMは貫通電極で、SoICとFoverosは直接の貼り合わせで重ねる

3次元実装は、複数のチップを縦に重ねて、1つのパッケージにまとめる方式です。横に並べる2.5次元実装と比べ、チップの間の距離がさらに短くなります。信号が速く届き、やりとりに使う電力も減ります。同じ面積に多くの機能を詰め込めます。

重ね方は大きく3通り

3次元実装の主な方式

方式	つなぎ方	例
貫通電極＋はんだ	チップを貫く電極とはんだの突起でつなぐ	HBM（DRAMを積む）
ハイブリッドボンディング	銅の電極と絶縁膜を直接貼る	TSMCのSoIC、インテルのFoveros Direct（間隔5µm未満）
土台のチップに重ねる	電極を並べた土台のチップの上に論理のチップを重ねる	インテルのFoveros（Lakefieldは12×12×1mm）

レゾナックの解説によると、AI向けの先端パッケージでは、論理のチップを重ねるときにハイブリッドボンディングかマイクロバンプを使います。重ねたチップはさらにインターポーザーに載せ、HBMと横に並べます。3次元と2.5次元を組み合わせた形です。

身近な例はHBM

AI向けで身近な3次元実装の例はHBMです。薄く削ったDRAMのチップを何枚も重ね、上下を貫く電極でつなぎます。SKハイニックスは2026年7〜9月期にHBM4の出荷が本格的に始まったと説明しました。10〜12月期には、HBM4が出荷量と売上の両方でHBM3Eを上回る見通しです。同社の7〜9月期の売上高は104.6兆ウォンで、四半期で初めて100兆ウォンを超えました。

論理のチップは直接貼る方向へ

TSMCは2023年にSoICの量産を始めました。2029年には最先端のA14のチップどうしを重ね、チップ間の入出力の密度をN2どうしの1.8倍にする計画です。インテルは2020年に、Foverosで論理のチップ2枚とDRAM2層を重ねたLakefieldを発売しました。

貼り合わせの装置も伸びています。Besiの2026年7〜9月期の受注は3億4,260万ユーロで、前年同期比96.1%増えました。会社は、データセンターとAI向けの演算、光通信、ハイブリッドボンディングが伸びを引っ張ったと説明しています。

関連する用語

• 3D NAND：1枚のチップの中で記憶の素子を縦に積むフラッシュメモリー。SKハイニックスは321層品を増やしています。チップを重ねる3次元実装とは別の技術です。
• TC（熱圧着）ボンダー：熱と圧力でチップを1枚ずつ接合する装置。HBMの積層にも使います。
• 2.5次元実装：チップを横に並べて中継の板でつなぐ方式。