DFT（テスト容易化設計）とは　回路に検査用の通り道を作る、数十億トランジスタの良品判定

DFT（Design for Test、またはDesign for Testability）は、「検査しやすい設計」という意味です。半導体の製造では、どうしても一定の割合で不良品が出ます。数十億個のトランジスタを積んだチップの内部を、外の端子からだけで調べるのは困難です。そこで、設計の段階から検査のための通り道や回路を入れておきます。

スキャン：内部を外から覗く

チップの中には、値を一時的に覚えておく「フリップフロップ」という素子が大量にあります。スキャンでは、検査の時だけ、これらを1本の数珠つなぎ（スキャンチェーン）に切り替えます。外から決まった値を順に流し込み、1回動かした後、中の値を順に取り出して、正しい答えと比べます。

どの値を流し込めば故障を見つけられるかは、ソフトが自動で計算します。これをATPG（自動テストパターン生成）と呼びます。配線が0や1に張り付いたままになる故障、信号の到着が遅れる故障などを想定し、見つけられる故障の割合（カバレッジ）を高めます。検査のデータは膨大になるため、チップの中で展開する前提で圧縮して送る技術も使います。

BISTと規格

DFTの主な手法（シノプシスの解説から）

手法	中身
スキャン	内部の素子を数珠つなぎにし、値を出し入れして検査
ATPG	故障を見つける検査の値をソフトで自動作成
ロジックBIST	チップの中の回路で論理回路を実動作の速さで自己検査
メモリBIST	チップの中のメモリを自己検査し、不良を予備に置き換える
バウンダリスキャン	端子の周りに検査の素子を置き、基板の配線を検査（IEEE 1149.1）

BIST（ビルトイン・セルフテスト）は、チップの中に検査の回路そのものを入れる方法です。出荷の後も、使いながら故障を調べられます。シノプシスは、自動車や航空機のように信頼性が重い分野で役立つと説明しています。規格には、IEEE 1149.1、1500、1687のほか、複数のチップを1つにまとめる製品向けのIEEE 1838があります。複数のチップを組み合わせる前に、それぞれが良品（KGD）だと確かめる必要があるためです。

出荷の後の故障は現実の問題です。メタがLlama 3の学習で記録した想定外の中断の原因では、GPUのSRAMメモリが4.5%、計算の結果が気づかれずに狂う「サイレント・データ・コラプション」が1.4%を占めました。

道具と装置の会社

DFTの設計の道具は、EDA（設計自動化）の大手が出しています。シノプシスは「TestMAX」、ケイデンス・デザイン・システムズは「Modus」という名前です。シノプシスの2026年5〜7月期の売上は24億7,700万ドルで、前年同期比約42%増でした。設計自動化の部門が20億300万ドルで約53%伸びました。

DFTで作った検査の値を、実際のチップに流すのがテスターです。アドバンテストの2026年7〜9月期のSoCテスターの売上高は3,533億円でした。同社は2026年のSoCテスターの市場を115億ドル近辺、メモリテスターを25〜30億ドルの中央付近と見ています。

関連する用語

• テスター：チップに信号を入れて良否を判定する装置。
• カバレッジ：想定した故障のうち、検査で見つけられる割合。
• KGD（ノウン・グッド・ダイ）：組み立て前に良品と確かめたチップ。
• EDA：半導体の設計を自動化するソフト。

アドバンテストは2026年度の営業利益の予想を9,670億円に引き上げています。